Study and optimisation of dynamically reconfigurable architectures - processors interaction
Étude et optimisation de l'interaction processeurs-architectures reconfigurables dynamiquement
Résumé
Telecommunication applications, especially in embedded systems, have become more complicated and so require more resources to accelerate calculation and reduce power consumption. To satisfy these requirements, system designers are looking to hybrid architectures which associate different systems with different paradigms. These new architectures deserve more attention because they permit interesting calculation cost/performance compromise and attractive power consumption properties. Furthermore, the Dynamic Reconfigurable Architectures, giving high performances and more flexibility during the last decade, have been associated to one or several processors to create the new hybrid-architecture generations. This thesis treats this area and presents a new and precise modelisation for these architectures. The document gives also methodologies permitting their high performance exploit. First, this document details a modelisation of information exchange process between a processor and a reconfigurable unit. This modelisation has permitted a precise identification of different performance criteria. Using these latter, we present an algorithm/architecture adequacy. It allows the determination of the CPU/ARD coupling kind depending on the application parameters. In the second part, we introduce these performance criteria in the hybrid-architecture software development flow to permit an automatic timing partitioning. This partitioning is based on the ARD surface determination (in terms of functional-unit number) required to obtain optimum level performances. It is feasible by the loop unrolling factor calculation which guarantees a high level performance for the hybrid architecture. The last part of this document concerns the validation of these proposed methodologies. For that, we present the exploration and the implementation process of a DVB-T/H demodulator and a WCDMA dynamic receiver on an dynamically reconfigurable hybrid architecture.
Les applications de télécommunications mobiles et de multimédia, notamment dans le domaine de l'embarqué, deviennent de plus en plus complexes au niveau calculatoire et consomment de plus en plus d'énergie. Afin de palier aux besoins calculatoires et énergétiques de ces applications, les concepteurs se sont orientés vers les architectures hybrides, associant des systèmes de nature et paradigme différents. Ces architectures ont retenu l'attention des concepteurs parce qu'elles présentent un bon compromis coût/performances calculatoires d'autant plus qu'elles possèdent des propriétés énergétiques intéressantes. En outre, l'émergence dans la dernière décade des architectures reconfigurables dynamiquement associant haute performance et encore plus de flexibilité, a fait que les dernières générations des architectures hybrides associent un ou plusieurs processeurs à une ou plusieurs architectures reconfigurables dynamiquement (ARD). Cette thèse s'inscrit dans cette thématique et a ainsi pour objectif d'apporter une modélisation précise de ces architectures ainsi que des méthodologies permettant d'exploiter leurs potentiels de performances. Une modélisation des mécanismes d'échange d'informations entre un processeur couplé à une ressource reconfigurable est d'abord proposée ce qui a permis une identification précise de modèles de performances. En utilisant ces modèles de performances, une méthodologie d'adéquation algorithme architecture permettant suivant les paramètres de l'application de déterminer le couplage CPU/ARD adéquat est présentée. Nous introduisons ces modèles de performances dans le flot de développement logiciel de ces architectures afin de permettre un partitionnement temporel automatique basé sur la détermination de la surface (en nombre d'unités fonctionnelles) de l'ARD nécessaire pour avoir des performances optimales et ce en trouvant le facteur de déroulage de boucle qui assure le maximum de performances pour l'architecture hybride. Le dernier aspect de ce travail concerne la validation de ces méthodologies et leur mise en oeuvre. Nous présentons pour cela les mécanismes d'implémentation d'un démodulateur multimode DVB-T/H et d'un récepteur WCDMA dynamique sur une architecture hybride reconfigurable dynamiquement.