Hardware acceleration of dynamic binary translation

Accélération matérielle pour la traduction dynamique de programmes binaires

Simon Rokicki (1, 2, 3)

1 IRISA - Institut de Recherche en Informatique et Systèmes Aléatoires
2 Inria Rennes – Bretagne Atlantique
3 CAIRN - Energy Efficient Computing ArchItectures with Embedded Reconfigurable Resources

This thesis is focused on the hardware acceleration of processors based on Dynamic Binary Translation. Such architectures execute binaries by translating and optimizing each instruction at run-time, thanks to a DBT toolchain embedded in the system. This process leads to a better ressource utilization but also induces execution time overheads, which affect the overall performances. During this thesis, we've shown that the use of hardware components to accelerate critical parts of the DBT process (First translation, generation of an intermediate representation and instruction scheduling) drastically reduce the compilation time (around 6 cycles to schedule one instruction, against several hundreds for a fully-software DBT). We've also demonstrated that the proposed approach enables several continuous optimizations flow, which offers better energy/performance trade-offs. Finally, the DBT toolchain is open-source and available online.

Cette thèse porte sur l’utilisation de techniques d’accélération matérielle pour la conception de processeurs basés sur l’optimisation dynamique de binaires. Dans ce type de machine, les instructions du programme exécuté par le processeur sont traduites et optimisées à la volée par un outil de compilation dynamique intégré au processeur. Ce procédé permet de mieux exploiter les ressources du processeur cible, mais est délicate à exploiter car le temps de cette recompilation impacte de manière très significative l’effet global de ces optimisations. Dans cette thèse, nous montrons que l’utilisation d’accélérateurs matériels pour certaines étapes clés de cette compilation (construction de la représentation intermédiaire, ordonnancement des instructions), permet de ramener le temps de compilation à des valeurs très faible (en moyenne 6 cycles par instruction, contre plusieurs centaines dans le cas d’une mise en œuvre classique). Nous avons également montré comment ces techniques peuvent être exploitées pour offrir de meilleurs compromis performance/consommation sur certains types de noyaux de calculs. La thèse à également débouché sur la mise à disposition de la communauté de recherche du compilateur développé.

Mots clés: Embedded Systems; Dynamic Binary Translation; VLIW; Instruction Scheduling; Hardware Acceleration

Mots clés: Systèmes embarqués; Traduction Dynamique de Binaires; VLIW; Ordonnancement; Accélération matérielle

Domaines: Architectures Matérielles [cs.AR]; Performance et fiabilité [cs.PF]

Simon Rokicki. Accélération matérielle pour la traduction dynamique de programmes binaires. Architectures Matérielles [cs.AR]. Université de Rennes, 2018. Français. ⟨NNT : 2018REN1S086⟩. ⟨tel-01959136v2⟩