Génération automatique de simulateurs fonctionnels de processeurs

Tahiry Ratsiambahotra (1) , Hugues Cassé (1, 2) , Christine Rochange (1) , Pascal Sainrat (1)

1 IRIT-TRACES - Groupe de Recherche en Architecture et Compilation pour les systèmes embarqués
2 UT3 - Université Toulouse III - Paul Sabatier

Le développement d'un simulateur de processeur est long et fastidieux. Découpler la partie fonctionnelle (émulation) de la partie structure (analyse des temps de traitement) permet de réutiliser plus facilement du code existant (principalement le code d'émulation, les jeux d'instructions évoluant moins vite que les architectures matérielles). Dans ce contexte, plusieurs équipes ont proposé des solutions pour une génération automatique de la partie fonctionnelle d'un simulateur à partir d'une description plus ou moins formelle du jeu d'instructions. S'il est relativement aisé de générer automatiquement un émulateur pour l'architecture DLX, il s'avère plus compliqué de réaliser un générateur supportant à la fois des architectures de type CISC, RISC ou VLIW et produisant un code efficace. Dans cet article, nous décrivons plusieurs techniques mises en œuvre dans l'outil GLISS que nous avons développé et qui se veut aussi « polyvalent » que possible.

Mots clés: simulation; processeur; jeux d'instructions

Domaines: Architectures Matérielles [cs.AR]

Tahiry Ratsiambahotra, Hugues Cassé, Christine Rochange, Pascal Sainrat. Génération automatique de simulateurs fonctionnels de processeurs. 2008. ⟨hal-00202328⟩