Caractérisation de défauts latents dans les circuits intégrés soumis à des décharges électrostatiques
Résumé
Electrical stresses, such as electrostatic discharges (ESD) and electric overstress (EOS), are at the origin of more than 50% of integrated circuits failures. Moreover, with the advent of wireless technologies and the development of "X-by-wire" systems for automotive and aircraft applications, robustness specifications have become more severe. Concurrently, both shrinking and increasing complexity of semiconductor technologies increase their susceptibility to EOS/ESD stresses and generation of latent defects is more likely to occur. Finally, the required reliability levels in the majority of the applications are extremely high. To meet these new requirements, latent defects detection become essential. Due to feature size shrinking, the quiescent current of microelectronics circuits is increasing. This current increase will make difficult or impossible to detect latent defects susceptible to degrade the reliability of microelectronics systems. In this thesis, we studied the impact of latent defects induced by CDM ESD stresses on the reliability of integrated circuits, and proposed a new methodology for their detection. This methodology, based on low frequency noise measurements, enables the detection of latent defects with a higher sensitivity compared to leakage current measurement. The methodology was validated for simple ESD protection structures but also for complex commercial circuits submitted to CDM discharges. Various laser stimulation techniques were carried out for the localization of the generated defects and the validation of the physical mechanisms involved in the noise increase.
Les agressions électriques, du type décharges électrostatiques (ESD) et surcharges électriques (EOS), sont à l'origine de plus de 50% des défaillances des circuits intégrés. De plus, avec l'avènement des technologies sans fil et des applications dites "plus électriques" en automobile et dans l'aviation, les spécifications de robustesse à ces agressions se sont considérablement durcies. Dans le même temps, la réduction des dimensions et la complexité croissante des technologies pose le problème de leur susceptibilité à ces contraintes EOS/ESD et de la probabilité non négligeable de génération de défauts latents. Enfin, les niveaux de fiabilité exigés maintenant dans la plupart des applications sont extrêmement élevés. Afin de répondre à ces nouvelles exigences, la détection des défauts latents est devenue indispensable, notamment pour des applications comme celles du domaine spatial. Or, la diminution des dimensions lithographiques a pour conséquence une augmentation des courants de repos des circuits microélectroniques. Cette augmentation rend difficile voire impossible la détection de défauts latents susceptibles de " dé-fiabiliser " des systèmes microélectroniques. Nous avons, dans cette thèse, étudié l'impact de défauts latents induits par stress ESD de type CDM sur la fiabilité de circuits et proposé une nouvelle méthodologie pour leur détection. Issue du domaine des radio fréquences, cette méthodologie basée sur des mesures du bruit basse fréquence nous a permis de mettre en évidence, avec une meilleure sensibilité, des défauts latents dans de simples structures de protections ESD mais aussi dans des circuits commerciaux complexes soumis à des décharges de type CDM. Différentes techniques de localisation par stimulation laser ont été mises en oeuvre pour la détection physique des défauts générés et corroborer l'analyse des mécanismes physiques à l'origine de l'augmentation du bruit.
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