Verification-guided Voter Minimization in Triple-Modular Redundant Circuits - INRIA - Institut National de Recherche en Informatique et en Automatique Accéder directement au contenu
Communication Dans Un Congrès Année : 2013

Verification-guided Voter Minimization in Triple-Modular Redundant Circuits

Domaines

Langage de programmation [cs.PL] Performance et fiabilité [cs.PF]

Pascal Fradet  : Connectez-vous pour contacter le contributeur

https://inria.hal.science/hal-00911768

Soumis le : vendredi 29 novembre 2013-18:44:08

Dernière modification le : jeudi 4 avril 2024-21:06:50

Fichier non déposé

Dates et versions

hal-00911768 , version 1 (29-11-2013)

Identifiants

  • HAL Id : hal-00911768 , version 1

Citer

Dmitry Burlyaev, Pascal Fradet, Alain Girault. Verification-guided Voter Minimization in Triple-Modular Redundant Circuits. Design, Automation and Test in Europe Conference, DATE'14, Mar 2014, Dresden, Germany. ⟨hal-00911768⟩

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